Trình sinh Verilog dễ đọc

Làm được gì

• Chốt hợp đồng thiết kế (cổng, clock/reset, pipeline, họ giao tiếp, ca kiểm thử) rồi sinh file .v Verilog-2001 tổng hợp được theo trình tự mô hình ngữ nghĩa Python → RTL.
• Chạy cổng chất lượng dựa trên formatter với 8 hạng mục compile / ast / readability / comment / naming / profile / testbench / toolchain, xuất báo cáo JSON và Markdown kèm mã luật VG, vị trí lỗi và hướng dẫn sửa.
• Với RTL sẵn có: phân tích cấu trúc, so sánh tương đương ngữ nghĩa, chẩn đoán theo log và vá tối thiểu có bằng chứng (conservative / semi_auto / auto_apply).
• Sinh kèm tài liệu <module>_spec.md và giản đồ thời gian WaveDrom (JSON5 + SVG) cho từng module.
• Ưu tiên bằng chứng thật từ Vivado xsim/VCS/iverilog, không cho phép tuyên bố "đã pass" khi chưa thực sự chạy.

Dành cho ai

• Kỹ sư thiết kế số FPGA/ASIC muốn chuẩn hóa chất lượng và phong cách RTL.
• Nhóm tiếp quản mã Verilog cũ cần phân tích cấu trúc và bổ sung chú thích ngữ nghĩa.
• Tổ chức muốn ép quy tắc FSM 3 process, template AXI-Stream/AXI4-Lite/AHB/APB và quy ước đặt tên.

Ví dụ sử dụng

1. "Tạo module FIR 4 tầng pipeline với giao tiếp AXI-Stream" → xác nhận yêu cầu → kế hoạch sinh mã → spec → RTL kèm giản đồ thời gian.
2. Đưa file uart_rx.v cũ và yêu cầu "chỉ thêm chú thích, không đổi logic" → chạy luồng comment-only có chứng minh token không đổi so với baseline.
3. Chạy python -m scripts.python.validation.generated_deliverable_gate rtl/ --json report.json --markdown report.md để lấy danh sách vi phạm và thứ tự sửa trước khi bàn giao.

Hãy đọc hướng dẫn trong tệp này và làm theo để giúp mình:
https://raw.githubusercontent.com/Eriemon/verilog-generator/HEAD/SKILL.md

Mình muốn: (viết việc bạn cần ở đây)

Hãy cài skill mình tìm thấy trên Claude Skill Mart.
Copy thư mục SKILL.m từ repo GitHub Eriemon/verilog-generator vào ~/.claude/skills/readable-verilog-generator/ của mình.
Sau khi cài xong, cho mình biết skill này làm được gì trong một câu.