읽기 좋은 Verilog 생성기

무엇을 해주나

• 모듈 계약(포트, 클럭/리셋, 파이프라인, 인터페이스 계열, 검증 케이스)을 먼저 확정한 뒤 Python 시맨틱 모델 → RTL 순서로 합성 가능한 Verilog-2001 .v 파일을 생성합니다.
• compile / ast / readability / comment / naming / profile / testbench / toolchain 8개 게이트로 구성된 포매터 기반 품질 검사를 실행하고, VG 규칙 번호·위치·수정 지시가 담긴 JSON/Markdown 리포트를 남깁니다.
• 기존 RTL에 대해 구조 분석, 의미 등가 비교, 로그 기반 진단과 근거 있는 최소 수리(conservative / semi_auto / auto_apply)를 수행합니다.
• 모듈마다 <module>_spec.md 사양서와 WaveDrom 타이밍 다이어그램(JSON5 + SVG)을 함께 산출합니다.
• Vivado xsim 등 실제 시뮬레이터 증거를 원격으로 수집하며, 실행되지 않은 검증을 성공으로 주장하지 않도록 막습니다.

이런 분께 추천

• FPGA/ASIC RTL을 작성하고 코드 리뷰 품질을 표준화하고 싶은 디지털 설계 엔지니어
• 레거시 Verilog를 인수인계받아 구조 분석과 주석 보강이 필요한 팀
• AXI-Stream/AXI4-Lite/AHB/APB 등 인터페이스 템플릿과 FSM 3-프로세스 규칙을 강제하고 싶은 조직

활용 예시

1. "AXI-Stream 입력을 받는 4단 파이프라인 FIR 모듈을 만들어줘" → 요구사항 확인 → 코드 생성 계획 → 사양서 → RTL + 타이밍 다이어그램까지 일괄 생성.
2. 기존 uart_rx.v를 넘기고 "토큰은 그대로 두고 주석만 의미 있게 달아줘" → 정규화 베이스라인 대비 토큰 동일성을 증명하는 주석 전용 워크플로 실행.
3. python -m scripts.python.validation.generated_deliverable_gate rtl/ --json report.json --markdown report.md 로 배포 전 최종 게이트를 돌려 위반 항목과 수리 순서를 확인.

이 파일의 지시를 읽고 그대로 따라서 나를 도와줘:
https://raw.githubusercontent.com/Eriemon/verilog-generator/HEAD/SKILL.md

내가 원하는 것: (여기에 하고 싶은 일을 쓰세요)

클로드스킬마트에서 찾은 스킬을 설치해줘.
GitHub 저장소 Eriemon/verilog-generator 의 SKILL.m 폴더를 내 ~/.claude/skills/readable-verilog-generator/ 에 그대로 복사해줘.
설치가 끝나면 이 스킬로 무엇을 할 수 있는지 한 줄로 알려줘.